層疊設計的關鍵要點匯總【轉發】

2017-10-13 by:CAE仿真在線來源:互聯網

1層疊設計的最后一個層次

接上一篇文章說的層疊設計的最后一個層次,其實這是一個開放性題目,非要讓大家按照我固定的封閉思路答題,是不公平的。所以我在上周的點評才說是“任性”一次。不過也還是有朋友的回答和我想的一樣,先握個手。

第3層次不僅同時提供阻抗需求表以及層疊設計表,同時還要詳細指定每一層的材料型號。比如銅箔是采用RTF銅箔還是VLP銅箔,1-2層之間是使用2張1080,RC含量為XX。2-3層之間是Core芯板,是XX型號,等等。如下圖所示:

有人會問:為什么要詳細到這個程度?我又不是板廠的ME工程師!

這個層次不是所有的項目都需要達到的,一般是推薦10G Bps+的系統,采用了低損耗板材或者超低損耗板材的時候,由于材料對信號的影響變得更加顯著,需要關注到銅箔的粗糙度以及玻璃纖維布的編制效應等。

所以,層疊設計的第一個關鍵要點其實已經揭示答案了:要了解板材的基本知識。

其實就算是上文提到的阻抗控制設計的第2層次,雖然不用制定銅箔及玻纖布型號,但是也需要了解材料的基本知識,知道Core芯板一般都有哪些厚度,知道什么是3313、2116……以及不同型號玻纖布的DK、DF參數等。

這不,高速先生微信群有人提問了:生益S1000的材料,算阻抗的時候,DK應該取什么值呢?

所以大家注意了,高速先生是有微信群的,平常可以溝通交流技術問題,歡迎大家后臺聯系管理員加入哈。

下面來看一下TU872 SLK的詳細Datasheet,在1G Hz的時候,不同型號的芯片,DK可以從3.48到4.0。這么大的差異,對我們阻抗計算以及仿真都會帶來影響,不能忽視。

下圖是本系列層疊設計文章的大致計劃,用腦圖的方式來規劃高速先生的文章,是不是很高大上的感覺?

轉自公眾號:一博科技高速先生文 | 吳均

開放分享：優質有限元技術文章,助你自學成才

編輯